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本书是“实用电子电路设计丛书”之一。本书以实现高速高可靠性的数字系统设计为目标，以完全同步式电路为基础，从技术实现的角度介绍ASIC逻辑电路设计技术。内容包括：逻辑门电路、逻辑压缩、组合电路、Johnson计数器、定序器设计及应用等，并介绍了实现最佳设计的各种工程设计方法。
本书可供信息工程、电子工程、微电子技术、计算技术、控制工程等领域的高等院校师生及工程技术人员、研制开发人员学习参考。
目录
- 第1章 ASIC=同步式设计=更高可靠性设计方法的实现1
1.1 面向高性能系统的设计1
1.1.1 ASIC的基本锁存器构造1
1.1.2 ASIC的数据通路3
1.1.3 完全同步式设计4
1.1.4 现代的ASIC设计方法4
1.1.5 电路设计者和器件商7
1.2 同步电路的不足8
1.2.1 锁存器的错误运行——竞争8
1.2.2 锁存器的设置时间和保持时间10
1.2.3 能有效防止竞争的双锁存器结构11
1.2.4 亚稳状态12
1.3 同步电路设计15
1.3.1 可测性设计的重要性15
1.3.2 可测性设计的两种方式15
1.3.3 同步电路的设计方法17
1.3.4 同步电路的优势18
1.3.5 同步电路的优势的体现20
1.4 ASIC机能设计方法有待思考的地方21
1.4.1 ASIC的库单元21
1.4.2 内部锁存器的寻址技术22
1.4.3 从非同步电路转向同步电路的失败例子23
1.4.4 PLA的导入25
1.4.5 非同步电路的锁存器置换27
第2章 逻辑门电路详解33
2.1 逻辑门电路的最基本的知识33
2.1.1 AND逻辑门和OR逻辑门33
2.1.2 正逻辑和负逻辑34
2.1.3 AO逻辑门电路/OA逻辑门电路35
2.1.4 分配法则37
2.1.5 ExclusiveOR逻辑门电路38
2.1.6 是否还有其他2位输入信号的逻辑门电路39
2.1.7 逻辑式和真值表的作用40
2.1.8 游戏式逻辑电路42
2.2 加法电路及其构成方法43
2.2.1 3位输入信号的全加器（full adder）43
2.2.2 2位输入信号的加法电路43
2.2.3 变量独立的效果44
2.2.4 单增量加法电路45
2.2.5 大规模的位片加法电路（bit slice adder）46
2.2.6 ３位输入信号的XOR
2.2.7 行彼进位产生器49
2.3 其他输入信号为３位的逻辑单元49
2.3.1 数据选择器49
2.3.2 施耐德电路51
2.4 复合逻辑门电路的调整52
2.4.1 信号失效（性）及其补救52
2.4.2 不需失效补救的同步式结构54
2.4.3 实施信号失效对策的双稳态锁存器55
2.4.4 减少延迟，集中延迟的效果56
第3章 逻辑压缩与奎恩·麦克拉斯基法64
3.1 除去玻色项的方法64
3.1.1 解码不需要的玻色项64
3.1.2 略去玻色项的基本技术64
3.1.3 熟练运用分配法则和吸收法则65
3.1.4 PLA上的逻辑压缩66
3.1.5 信号失效对策和测试能力的增强68
3.1.6 运用共同项的逻辑压缩69
3.1.7 能消去的共用项和不能消去的共用项70
3.1.8 经由逻辑压缩生成或消去的共用项71
3.1.9 逻辑压缩在PLA上的实用技巧72
3.1.10 强行尝试逻辑压缩的方法73
3.1.11 逻辑压缩的顺序74
3.1.12 逻辑压缩例题75
3.1.13 共用项的复习76
3.2 奎恩·麦克拉斯基法78
3.2.1 准确找出玻色项的方法78
3.2.2 在ＰＬＡ上运用奎恩·麦克拉斯基法的原则79
3.2.3 负选择法81
3.2.4 AO?OA逻辑门单元的互换及部分压缩83
第4章 组合电路设计88
4.1 选择器、解码器、编码器88
4.1.1 线路数据选择器88
4.1.2 线路解码器90
4.1.3 优先编码器92
4.2 比较和运算电路的设计95
4.2.1 数值比较器95
4.2.2 单增量加法器96
4.2.3 常数加法器101
4.2.4 二进制全加器102
4.2.5 7位片加法器105
4.2.6 减法器106
4.2.7 缩小加法器延迟的超前进位106
4.2.8 大规模二进制加法器的速度和尺寸109
4.2.9 跳跃进位方式的二进制加法器112
4.2.10 多重跳跃进位二进制加法器113
4.2.11 两个二进制乘法器构成方式114
4.2.12 顺序乘法器115
4.2.13 闪速乘法器118
第5章 计数器电路的设计120
5.1 计数器设计的基础120
5.1.1 计数器分类120
5.1.2 二进制计数器与江逊计数器的利弊122
5.1.3 ASIC的最大运行速度的决定因素——临界路径123
5.1.4 降低临界路径的方法125
5.1.5 提高临界路径的方法126
5.2 各种各样的计数器设计127
5.2.1 二进制计数器的设计127
5.2.2 二进制计数器的其他结构128
5.2.3 递减计数器131
5.2.4 递减/递增计数器的设计133
5.2.5 进行功能控制的计数器的设计136
5.2.6 格雷码计数器的设计139
5.3 LFSR(M系列发生器)的设计144
5.3.1 移位寄存器的设计144
5.3.2 LFSR是作为什么来使用的145
5.3.3 LFSR的周期146
5.3.4 1/8000分频器146
5.3.5 LFSR的异常循环与束缚电路148
5.3.6 LFSR的逆行计数器150
第6章 江逊计数器153
6.1 设计高可靠性的江逊计数器153
6.1.1 江逊计数器的正确循环与异常循环153
6.1.2 江逊计数器只进行正确循环的工作模式156
6.1.3 捕弊（booby）束缚电路158
6.1.4 对捕弊束缚电路的评价159
6.1.5 ２位江逊计数器160
6.1.6 ３位江逊计数器160
6.1.7 ５位江逊计数器161
6.1.8 ６位江逊计数器162
6.1.9 通用江逊计数器164
6.2 冲刷顺序的组成166
6.2.1 高效率捕弊束缚电路的设计166
6.2.2 使用通用状态图（state diagram）166
6.2.3 Ｎ位江逊计数器的设计168
6.2.4 使用JK锁存器的江逊计数器169
第7章 定序器设计171
7.1 定序器电路设计的基础知识171
7.1.1 硬件定序器概述171
7.1.2 定序器运行概略173
7.1.3 硬件定序器的有效构成174
7.1.4 定序器与微型处理器的区别175
7.2 把江逊计数器制作成状态机176
7.2.1 以江逊计数器为基础176
7.2.2 定序器的核心——状态机177
7.2.3 控制状态的变化——停止/运行178
7.2.4 D锁存器和JK锁存器及其他锁存器181
7.2.5 改变计数器的长度——非对称的江逊计数器182
7.2.6 从状态机中调用状态机183
7.2.7 多余的状态分配转到最后的状态185
7.2.8 状态机的重叠操作186
7.2.9 把状态机分割成两部分187
7.2.10 跳跃操作的计数器——通用江逊计数器188
7.2.11 通用状态图191
7.3 一比特热位状态机与江逊状态机191
7.3.1 一比特热位状态机概述191
7.3.2 一比特热位状态机启动前必要的清零192
7.3.3 输入信号同步用的锁存器193
7.3.4 输出信号要注意静态信号失效194
7.3.5 二比特热位状态机195
7.3.6 基于一比特热位状态机的RAS/CAS发生器196
7.3.7 基于江逊状态机的RAS/CAS发生器199
7.4 跳跃动作的设计199
7.4.1 跳跃动作概述199
7.4.2 无条件跳跃201
7.4.3 有条件跳跃203
7.4.4 多重(multi)跳跃203
7.4.5 跳跃策略204
7.4.6 DMA控制器的定序器206
第8章 定序器的高可靠化技术213
8.1 高可靠性定序器概述213
8.1.1 把故障的温床集中到一处213
8.1.2 实现摩尔状态机214
8.1.3 一个输入信号只影响一个锁存器216
8.1.4 即使锁存器反转也不会破坏I/O装置216
8.2 关注高可靠性江逊状态机218
8.2.1 江逊计数器的异常循环218
8.2.2 从异常循环中脱离的方法219
8.2.3 江逊状态机的捕弊束缚222
8.2.4 实现最短冲刷的操作223
8.2.5 捕弊束缚电路的实际224
8.2.6 非对称江逊计数器的捕弊束缚电路225
第9章 定序器的应用设计228
9.1 软件处理与硬件处理228
9.1.1 程序规模和硬件规模228
9.1.2 处理速度和功耗的研究230
9.2 自动扶梯的设计231
9.2.1 自动扶梯动作原理231
9.2.2 状态的定义232
9.2.3 锁存器0和锁存器1的动作232
9.2.4 错误动作——增加信号失效对策233
9.2.5 状态和情况分开的问题237
9.3 信号机的设计239
9.3.1 信号机动作原理239
9.3.2 各状态的条件240
9.3.3 江逊计数器和状态240
9.4 数码存钱箱的设计244
9.4.1 数码存钱箱动作原理244
9.4.2 多个状态机245
9.5 数字锁相环的设计250
9.5.1 数字锁相环的构成方法250
9.5.2 用PLA制作电路252
9.5.3 小结255
第10章 实现最佳设计的方法257
10.1 如何杜绝运行错误的产生257
10.1.1 消除错误——职业设计者的成本观257
10.1.2 IC设计的3种方案259
10.2 16位乘法器的电路整定261
10.2.1 16位顺序乘法器261
10.2.2 使用移位寄存器的顺序乘法器265
10.2.3 跳跃式顺序乘法器270
10.2.4 压缩企划（Squeeze Plan）274
10.2.5 快速退出275
10.2.6 去除多余的ON/OFF开关装置276
10.2.7 做各种各样有益的尝试277
10.3 冒泡分类器（bubble sorter）的电路设定277
10.3.1 利用流水线灵活使用SRAM的高速运行特性277
10.3.2 从时序图到状态机279
10.3.3 当输入数据是1位时280
10.3.4 当输入数据是2位时282
10.3.5 当输入数据是3位时282
10.3.6 当输入数据是4位时283
10.3.7 当输入数据是5位时284
10.3.8 当输入数据是6位时284
10.3.9 当输入数据是7位时285
10.3.10 当输入数据是8位时285
10.3.11 当输入数据在数据选择中失败时288
10.3.12 如何制作状态图288
10.3.13 关于是否使用锁存器的问题292
10.3.14 要进行多种尝试293
参考文献
京公网安备 11010102004214号