本书根据课堂教学和实验操作的要求，以提高实际工程设计能力为目的，深入浅出地对EDA技术、VHDL硬件描述语言、FPGA开发应用及相关知识作了系统和完整的介绍，读者通过学习本书并完成推荐的实验，能初步了解和掌握EDA的基本内容及实用技术。
全书包括EDA的基本知识、常用EDA工具的使用方法和目标器件的结构原理、以情景导向形式和实例为主的方法介绍的多种不同的设计输入方法、对VHDL的设计优化以及基于EDA技术的典型设计项目。各章都安排了习题和针对性较强的实验与设计项目。书中列举的大部分VHDL设计实例和实验示例实现的EDA工具平台是Quartus Ⅱ9.0，硬件平台是Cyclone Ⅲ系列FPGA，并在EDA实验系统上通过了硬件测试。
本书可作为高等院校电子工程、通信、工业自动化、计算机应用技术、电子对抗、仪器仪表、数字信号或图像处理等学科的本科生或研究生的电子设计、EDA技术和VHDL硬件描述语言的教材及实验指导书，同时也可作为相关专业技术人员的自学参考书。
样章试读
目录
- 第1章 概述
1.1 EDA技术及其发展
1.2 EDA技术实现目标
1.3 硬件描述语言
1.4 HDL综合
1.5 基于HDL的自顶向下设计方法
1.6 EDA技术的优势
1.7 EDA设计流程
1.7.1 设计输入(原理图/HDL文本编辑)
1.7.2 综合
1.7.3 适配
1.7.4 时序仿真与功能仿真
1.7.5 编程下载
1.7.6 硬件测试
1.8 ASIC及其设计流程
1.8.1 ASIC设计简介
1.8.2 ASIC设计一般流程简述
1.9 常用EDA工具
1.9.1 设计输入编辑器
1.9.2 HDL综合器
1.9.3 仿真器
1.9.4 适配器
1.9.5 下载器
1.10 Quartus II简介
1.11 IP核
1.12 EDA技术发展趋势
习题
第2章 FPGA/CPLD结构原理
2.1 概述
2.1.1 PLD的发展历程
2.1.2 PLD分类
2.2 简单PLD结构原理
2.2.1 逻辑元件符号表示
2.2.2 PROM结构原理
2.2.3 PLA结构原理
2.2.4 PAL结构原理
2.2.5 GAL结构原理
2.3 CPLD的结构及其工作原理
2.4 FPGA的结构及其工作原理
2.4.1 查找表逻辑结构
2.4.2 Cyclone III系列器件的结构与原理
2.5 硬件测试
2.5.1 内部逻辑测试
2.5.2 JTAG边界扫描测试
2.5.3 嵌入式逻辑分析仪
2.6 PLD产品概述
2.6.1 Lattice公司的PLD器件
2.6.2 Xilinx公司的PLD器件
2.6.3 Altera公司的PLD器件
2.6.4 Actel公司的PLD器件
2.6.5 Altera的FPGA配置方式
2.7 CPLD/FPGA的编程与配置
2.7.1 CPLD在系统编程
2.7.2 FPGA配置方式
2.7.3 FPGA专用配置器件
2.7.4 使用单片机配置FPGA
2.7.5 使用CPLD配置FPGA
习题
第3章 VHDL设计初步
3.1 组合电路的VHDL描述
3.1.1 2选1多路选择器及其VHDL描述1
3.1.2 2选1多路选择器及其VHDL描述2
3.1.3 2选1多路选择器及其VHDL描述3
3.1.4 半加器及其VHDL的描述
3.1.5 1位二进制全加器及其VHDL描述
3.1.6 VHDL例化语句
3.2 基本时序电路的VHDL描述
3.2.1 D触发器的VHDL描述
3.2.2 VHDL实现时序电路的不同表述
3.2.3 异步时序电路设计
3.3 计数器的VHDL设计
3.3.1 4位二进制加法计数器设计
3.3.2 整数类型
3.3.3 计数器的其他VHDL表达方式
3.4 实用计数器的VHDL设计
习题
第4章 Quartus II应用向导
4.1 基本设计流程
4.1.1 建立工作库文件夹和编辑设计文件
4.1.2 创建工程
4.1.3 编译前设置
4.1.4 全程编译
4.1.5 时序仿真
4.1.6 应用RTL电路图观察器
4.2 引脚设置与硬件验证
4.2.1 引脚锁定
4.2.2 编译文件下载
4.2.3 AS模式编程
4.2.4 JTAG间接模式编程配置器件
4.2.5 USB-Blaster编程配置器件使用方法
4.2.6 其他的锁定引脚方法
4.3 嵌入式逻辑分析仪使用方法
4.4 编辑SignalTap II的触发信号
4.5 原理图输入设计方法
4.5.1 层次化设计流程
4.5.2 应用宏模块的多层次原理图设计
4.5.3 74系列宏模块逻辑功能真值表查询
4.6 keep属性应用
4.7 SignalProbe使用方法
4.8 Settings设置
4.9 适配器Fitter设置
4.10 HDL版本设置及Analysis & Synthesis功能
4.11 Chip Planner应用
4.11.1 Chip Planner应用实例
4.11.2 Chip Planner功能说明
4.11.3 利用Change Manager检测底层逻辑
4.12 Synplify Pro的应用及其与Quartus II接口
4.12.1 Synplify Pro设计指南
4.12.2 Synplify Pro与Quartus II的接口方法
习题
实验与设计
4-1 设计含异步清零和同步加载与时钟使能的计数器
4-2 4选1多路选择器设计实验
4-3 用文本和原理图输入法设计8位全加器
4-4 十六进制7段数码显示译码器设计
4-5 原理图输入法设计8位十进制显示的频率计
4-6 数码扫描显示电路设计
第5章 VHDL设计进阶
5.1 数据对象
5.1.1 常数
5.1.2 变量
5.1.3 信号
5.1.4 进程中的信号赋值与变量赋值
5.2 VHDL设计实例及其语法内涵
5.2.1 含同步并行预置功能的8位移位寄存器设计
5.2.2 移位模式可控的8位移位寄存器设计
5.2.3 位矢中‘1’码个数统计电路设计
5.2.4 三态门设计
5.2.5 双向端口的设计方法
5.2.6 三态总线电路设计
5.2.7 双边沿触发时序电路设计讨论
5.3 顺序语句归纳
5.3.1 进程语句格式
5.3.2 进程结构组成
5.3.3 进程要点
5.4 并行赋值语句讨论
5.5 IF语句概述
5.6 半整数与奇数分频电路设计
5.7 仿真延时
5.7.1 固有延时
5.7.2 传输延时
5.7.3 仿真δ
5.8 VHDL的RTL表述
5.8.1 行为描述
5.8.2 数据流描述
5.8.3 结构描述
习题
实验与设计
5-1 半整数与奇数分频器设计
5-2 简易分频器设计
5-3 VGA彩条信号显示控制电路设计
5-4 基于时序电路的移位相加型8位硬件乘法器设计
5-5 移位寄存器设计
5-6 串/并转换数码静态显示控制电路设计
5-7 并/串转换扩展输入口电路设计
第6章 宏功能模块与IP应用
6.1 宏功能模块概述
6.1.1 知识产权核的应用
6.1.2 使用MegaWizard Plug-In Manager
6.1.3 在Quartus II中对宏功能模块进行例化
6.2 LPM计数器模块使用方法
6.2.1 LPM_COUNTER计数器模块文本文件的调用
6.2.2 创建工程与仿真测试
6.3 基于LPM的流水线乘法累加器设计
6.3.1 LPM加法器模块设置调用
6.3.2 LPM乘法器模块设置调用
6.3.3 乘法累加器的仿真测试
6.3.4 乘法器的VHDL文本表述和相关属性设置
6.4 LPM随机存储器的设置和调用
6.4.1 存储器初始化文件生成
6.4.2 LPM_RAM的设置和调用
6.4.3 对LPM_RAM仿真测试
6.4.4 VHDL的存储器描述及相关属性
6.4.5 数据类型定义语句
6.4.6 存储器配置文件属性定义和结构设置
6.5 LPM_ROM的定制和使用示例
6.5.1 LPM_ROM的定制调用和测试
6.5.2 LPM存储器模块取代设置
6.5.3 简易正弦信号发生器设计
6.5.4 正弦信号发生器硬件实现和测试
6.6 在系统存储器数据读写编辑器应用
6.7 FIFO定制
6.8 LPM嵌入式锁相环调用
6.8.1 建立嵌入式锁相环元件
6.8.2 联合设计与测试
6.8.3 测试锁相环
6.9 NCO核数控振荡器使用方法
6.10 使用IP Core设计FIR滤波器
6.11 8051单片机IP核应用
6.12 DDS实现原理与应用
6.12.1 DDS实现原理
6.12.2 DDS信号发生器设计
习题
实验与设计
6-1 查表式硬件运算器设计
6-2 简易正弦信号发生器设计
6-3 8位数码显示频率计设计
6-4 简易逻辑分析仪设计
6-5 DDS信号发生器设计
6-6 DDS移相信号发生器设计
6-7 4×4阵列键盘键信号检测电路设计
6-8 8051单片机IP核SOC片上系统设计实验
6-9 VGA简单图像显示控制模块设计
第7章 VHDL有限状态机设计
7.1 VHDL状态机的一般形式
7.1.1 为什么要使用状态机
7.1.2 一般有限状态机的结构
7.1.3 状态机设计初始控制与表述
7.2 Moore型有限状态机的设计
7.2.1 ADC采样控制设计及多进程结构状态机
7.2.2 序列检测器之状态机设计
7.3 Mealy型有限状态机的设计
7.4 状态机图形编辑设计方法
7.5 状态编码
7.5.1 直接输出型编码
7.5.2 顺序编码
7.5.3 一位热码状态编码
7.5.4 状态编码设置
7.6 安全状态机设计
7.6.1 程序直接导引法
7.6.2 状态编码监测法
7.6.3 借助EDA优化控制工具生成安全状态机
7.7 硬件数字技术排除毛刺
7.7.1 延时方式去毛刺
7.7.2 逻辑方式去毛刺
7.7.3 定时方式去毛刺
习题
实验与设计
7-1 序列检测器设计
7-2 并行ADC采样控制电路实现与硬件验证
7-3 数据采集模块和简易存储示波器设计
7-4 五功能智能逻辑笔设计
7-5 比较器加DAC器件实现ADC转换功能电路设计
7-6 通用异步收发器UART设计
7-7 点阵型与字符型液晶显示器驱动控制电路设计
7-8 串行ADC/DAC采样或信号输出控制电路设计
7-9 硬件消抖动电路设计
7-10 状态机控制串/并转换8数码静态显示
7-11 数字温度器件DS18B20测控电路设计
第8章 系统优化和时序分析
8.1 资源优化
8.1.1 资源共享
8.1.2 逻辑优化
8.1.3 串行化
8.2 速度优化
8.2.1 流水线设计
8.2.2 寄存器配平
8.2.3 关键路径法
8.2.4 乒乓操作法
8.2.5 加法树法
8.3 优化设置与时序分析
8.3.1 使用Design Assistant检查设计可靠性
8.3.2 增量布局布线控制设置
8.3.3 时序设置与分析
8.3.4 查看时序分析结果
8.3.5 适配优化设置示例
8.3.6 LogicLock优化技术
习题
实验与设计
8-1 采用流水线技术设计高速数字相关器
8-2 线性反馈移位寄存器设计
8-3 循环冗余校验(CRC)模块设计
8-4 基于DES数据加密标准的加解密系统设计
8-5 SPWM脉宽调制控制系统设计
8-6 步进电机细分控制电路设计
8-7 乒乓球游戏电路设计
第9章 VHDL结构与要素
9.1 实体
9.1.1 实体语句结构
9.1.2 参数传递说明语句
9.1.3 参数传递映射语句
9.1.4 端口说明语句
9.2 结构体
9.3 子程序
9.3.1 函数
9.3.2 重载函数
9.3.3 转换函数
9.3.4 决断函数
9.3.5 过程
9.3.6 重载过程
9.4 VHDL库
9.4.1 库的种类
9.4.2 库的用法
9.5 VHDL程序包
9.6 配置
9.7 VHDL文字规则
9.7.1 数字
9.7.2 字符串
9.7.3 标识符及其表述规则
9.7.4 下标名
9.8 数据类型
9.8.1 VHDL预定义数据类型
9.8.2 IEEE预定义标准逻辑位与矢量
9.8.3 其他预定义标准数据类型
9.8.4 数据类型转换示例
9.9 VHDL操作符
9.9.1 逻辑操作符
9.9.2 关系操作符
9.9.3 算术操作符
习题
实验与设计
9-1 乐曲硬件演奏电路设计
9-2 数字彩色液晶显示控制电路设计
9-3 GPS应用的通信电路设计
9-4 VGA动画图像显示控制电路设计
9-5 PS2键盘控制模型电子琴电路设计
9-6 基于CPLD的FPGA PS模式编程配置控制电路设计
9-7 基于M9K RAM型LPM移位寄存器设计
9-8 基于FT245BM的USB通信控制模块设计
第10章 VHDL基本语句
10.1 顺序语句
10.1.1 赋值语句
10.1.2 IF语句
10.1.3 CASE语句
10.1.4 LOOP语句
10.1.5 NEXT语句
10.1.6 EXIT语句
10.1.7 WAIT语句
10.1.8 子程序调用语句
10.1.9 RETURN语句
10.1.10 NULL语句
10.2 VHDL并行语句
10.2.1 并行信号赋值语句
10.2.2 块语句
10.2.3 并行过程调用语句
10.2.4 元件例化语句
10.2.5 生成语句
10.2.6 REPORT语句
10.2.7 断言语句
10.3 属性描述与定义语句
习题
实验与设计
10-1 直流电机综合测控系统设计
10-2 等精度频率/脉宽/占空比/相位多功能测试仪设计
10-3 PC机键盘经UART串口控制模型电子琴电路设计
10-4 AM幅度调制信号发生器设计
10-5 单片全数字型DDS函数信号发生器综合设计实验
10-6 正交幅度调制与解调系统实现
第11章 系统仿真
11.1 仿真
11.2 VHDL源程序仿真
11.3 仿真激励信号的产生
11.4 VHDL测试基准
11.5 VHDL系统级仿真
11.6 使用ModelSim进行仿真
附录 EDA开发系统使用简介
1.1 KX-7C5E+型EDA/SOPC系统
1.2 KX-DN5/7系列EDA/SOPC系统
1.3 EDA/SOPC设计实验标准扩展模块
1.4 MIF文件生成器使用方法
主要参考文献
京公网安备 11010102004214号